Pregunta ¿Qué tiene la memoria caché L4 en algunas CPU?


Todas las CPU multinúcleo modernas tienen al menos un caché de tres niveles (consulte ¿Por qué necesitamos múltiples niveles de memoria caché?)

L1 es el más rápido y el más pequeño, L2 tiene un poco más de latencia pero es más grande, y L3 contiene datos que se comparten entre todos los núcleos del procesador (y es aún más grande e incluso más lento). Todo está bien.

Sin embargo, buscar en Google la frase "caché L4" no arroja resultados vacíos. Aparentemente hay algunas CPU que incluyen una caché L4 (aparentemente la Intel Broadwell i7-5775C tiene 128 MB de eDRAM implementada como caché L4).

¿Alguien sabe para qué sirve el caché L4? No puedo encontrar ninguna documentación sobre su propósito y función.


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origen


Hay un esquema aquí: anandtech.com/show/9582/... . Tenga en cuenta que Intel ha dejado de usar eDRAM como L4 con los últimos procesadores. - David Marshall
@DavidMarshall - Agradezco que el artículo me haya permitido ampliar mi respuesta, y destaco, Intel básicamente discontinuó el uso de un caché L4 real con su arquitectura Skylake. - Ramhound


Respuestas:


La caché de nivel 4 (caché L4) es una forma de vincular la caché de nivel 3 a la que se puede acceder mediante la CPU y la caché L4 a la que se puede acceder tanto por la CPU como por la GPU.

El caché en el paquete de nivel 4 fue presentado por Intel comenzando con su   Haswell microarquitectura. El caché de nivel 4 usa DRAM incrustado   (eDRAM), en el mismo paquete, que la GPU integrada de Intel. Esta   la memoria caché permite que la memoria se comparta dinámicamente entre el   GPU y CPU, y sirve como caché de víctimas para la memoria caché L3 de la CPU.

Fuente: Wikipedia - caché de la CPU

Esta es la representación actual de eDRAM para Haswell y Broadwell   procesadores. Aquí vemos que se accede a la eDRAM por una tienda de L4   etiquetas contenidas dentro de la LLC de cada núcleo, y como resultado actúa más   como un caché de víctimas para el L3 en lugar de como un acceso aleatorio dinámico   implementación de memoria. Cualquier instrucción o hardware que requiera datos   de la eDRAM tiene que pasar por la LLC y hacer la conversión de la etiqueta L4,   limitando su potencial (aunque se acelera cierta   cargas de trabajo en virtud de una interfaz bidireccional por enlace de 50 GB / s.

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Este caché L4 permaneció en la microarquitectura de Intel a lo largo de la vida útil de Haswell y Broadwell.

En Skylake, el arreglo eDRAM cambia:

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En lugar de actuar como un caché pseudo-L4, el eDRAM se convierte en un DRAM   buffer y automáticamente transparente a cualquier software (CPU o IGP) que   requiere acceso DRAM. Como resultado, otro hardware que se comunica   a través del agente del sistema (como dispositivos PCIe o datos del   chipset) y requiere información en DRAM no necesita navegar   a través de la caché L3 en el procesador.

El artículo adicional continúa para indicar que:

Si bien el propósito de la eDRAM es ser lo más transparente posible, Intel   está permitiendo cierto nivel de control en el nivel del conductor que permite   texturas más grandes que la L3 para residir solo en eDRAM con el fin de   evitar sobrescribir los datos contenidos en el L3 y tener que recache   para otras cargas de trabajo.

Anandtech - Intel Skylake Mobile Desktop Launch Architecture


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